貼片電阻采用新技術(shù)設(shè)計(jì)對(duì)于電阻小型化發(fā)展非常重要

來源：萬利隆電子人氣：發(fā)布時(shí)間：2021-04-02

貼片電阻是集成電路設(shè)計(jì)重要電子元器件，目前集成電路采用新工藝進(jìn)行生產(chǎn)，從集成電路設(shè)計(jì)的角度來看，降低VDD值造成的主要問題之一是降低了現(xiàn)有和標(biāo)準(zhǔn)電路拓?fù)涞挠杏秒妷悍秶ＤM電路主要受到這種限制缺陷的影響。降低閾值電壓，以及MOS(金屬氧化物半導(dǎo)體)晶體管柵氧化層變薄，會(huì)導(dǎo)致亞閾值漏電流急劇上升，這在納米技術(shù)中是相當(dāng)?shù)湫偷?。這些原因限制了閾值電壓的進(jìn)一步降低。設(shè)備和系統(tǒng)國(guó)際路線圖預(yù)測(cè)的未來數(shù)年技術(shù)節(jié)點(diǎn)上的VDD級(jí)別和閾值電壓的依賴關(guān)系?？梢杂^察到，由于大量的泄漏電流，閾值電壓不能跟隨供電電壓水平下降的趨勢(shì)。

貼片電阻采用新技術(shù)生產(chǎn)這一事實(shí)降低了常規(guī)電路拓?fù)浣Y(jié)構(gòu),例如，共級(jí)編碼結(jié)構(gòu)正常工作的電壓凈空。電源電壓偏低會(huì)顯著影響模擬電路的主要參數(shù)，如動(dòng)態(tài)范圍(DR)、電源抑制(PSR)、抗噪聲等。第二個(gè)限制因素是納米尺度技術(shù)中工藝參數(shù)的顯著波動(dòng)，這給IC和貼片電阻等元器件設(shè)計(jì)帶來了新的要求——電路必須足夠強(qiáng)大，以應(yīng)對(duì)工藝、溫度和電壓的變化。

貼片電阻采用新技術(shù)設(shè)計(jì)對(duì)于電阻小型化發(fā)展非常重要，目前沒有專門的低壓(LV)技術(shù)而設(shè)計(jì)的CMOS模擬集成電路的最小電源電壓受到MOS晶體管的啟動(dòng)電壓VGS和所需電壓擺幅之和的限制。例如，對(duì)于具有合理通道長(zhǎng)度的晶體管，在標(biāo)準(zhǔn)深亞微米CMOS制造工藝中，≈300 mV的電壓可視為平均閾值電壓水平。施加在柵極和本體端子之間的外部電壓(或者相反)通常足以在MOS結(jié)構(gòu)中引入強(qiáng)反相，從而打開晶體管。低電壓(VDD≈600 mV或更低)造成的另一個(gè)問題是cascode電路結(jié)構(gòu)和堆疊晶體管[2]的電壓高度受限。因此，仍然需要新的設(shè)計(jì)方法集中在能夠克服上述限制的低壓電路拓?fù)渖稀?/span>

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